学生实验报告书FPGA实验报告改进

学生学号 0121109320307实验课成绩学 生 实 验 报 告 书实验课程名称 FPGA 原理及应用开 课 学 院 信息学院指导教师姓名 陈适学 生 姓 名 覃朝光学生专业班级 通信 1103 班2013 - 2014 学年 第 二 学期实验教学管理基本规范实验是培养学生动手能力、分析解决问题能力的重要环节；实验报告是反映实验教学水平与质量的重要依据。为加强实验过程管理，改革实验成绩考核方法，改善实验教学效果，提高学生质量，特制定实验教学管理基本规范。1、 本规范适用于理工科类专业实验课程，文、经、管、计算机类实验课程可根据具体情况参照执行或暂不执行。2、 每门实验课程一般会包括许多实验项目，除非常简单的验证演示性实验项目可以不写实验报告外，其他实验项目均应按本格式完成实验报告。3、 实验报告应由实验预习、实验过程、结果分析三大部分组成。每部分均在实验成绩中占一定比例。各部分成绩的观测点、考核目标、所占比例可参考附表执行。各专业也可以根据具体情况，调整考核内容和评分标准。4、 学生必须在完成实验预习内容的前提下进行实验。教师要在实验过程中抽查学生预习情况，在学生离开实验室前，检查学生实验操作和记录情况，并在实验报告第二部分教师签字栏签名，以确保实验记录的真实性。5、 教师应及时评阅学生的实验报告并给出各实验项目成绩，完整保存实验报告。在完成所有实验项目后，教师应按学生姓名将批改好的各实验项目实验报告装订成册，构成该实验课程总报告，按班级交课程承担单位（实验中心或实验室）保管存档。6、 实验课程成绩按其类型采取百分制或优、良、中、及格和不及格五级评定。附表：实验考核参考内容及标准观测点 考核目标 成绩组成实验预习1 预习报告2 提问3 对于设计型实验，着重考查设计方案的科学性、可行性和创新性对实验目的和基本原理的认识程度，对实验方案的设计能力20%实验过程1 是否按时参加实验2 对实验过程的熟悉程度3 对基本操作的规范程度4 对突发事件的应急处理能力5 实验原始记录的完整程度6 同学之间的团结协作精神着重考查学生的实验态度、基本操作技能；严谨的治学态度、团结协作精神30%结果分析1 所分析结果是否用原始记录数据2 计算结果是否正确3 实验结果分析是否合理4 对于综合实验，各项内容之间是否有分析、比较与判断等考查学生对实验数据处理和现象分析的能力；对专业知识的综合应用能力；事实求实的精神50%实验课程名称：_FPGA 原理及应用_ 实 验 项 目 名 称 ISE9.1 使用流程实验 实 验 成绩实 验 者 覃朝光 专业班级 通信 1103 班 组 别 2同 组 者 实验日期 2014 年 6 月 12日一、实验目的（1）熟悉 ISE9.1 的开发环境，掌握工程的生成方法。（2）熟悉 SEED-XDTK XUPV2Pro 实验与仿真设计的环境。二、 实验仪器pc 机一台三、实验内容（1）创建工程。（2）添加HDL资源文件。（3）配置一个应用程序完成设计。（4）设计的仿真及实现。四、实验步骤1 创建工程1）双击桌面Xilinx ISE9.1的快捷方式，打开ISE工程管理器（Project Navigator ） 。2）打开Project Navigator后，选择“File”“NewProject” ，弹出新建工程对话框 3）在工程路径中单击“”按钮，将工程指定到如下目录后单击“确定”按钮：4）在工程名称中输入Flow_lab，单击“Next”按钮，弹出器件特性对话框。器件族类型（Device Family）选择“Virtex2P” ，器件型号（Device）选择“XC2VP30 ff896 -7”，综合工具（Synthesis Tool）选择“XST (VHDL/Verilog)”，仿真器（Simulator）选择“ISE Simulator” ，如图1所示。5）单击“Next ”按钮，弹出 “Create New Source”对话框，可以使用这个对话框来创建新的HDL资源文件，或者也可以创建工程后，新建HDL 资源文件。单击“Next”按钮，弹出添加存在资源对话框。6）单击“Next ”按钮，弹出工程信息后单击 “Finish”按钮，单击“OK”按钮，资源文件添加完成。图1 特性对话框2 添加HDL资源文件1）单击“Add Source”按钮，指向E:01.ISE9.1KCPSM3VHDL（Verilog）目录，选择kcpsm3_int_test和kcpsm3文件，单击“Open ”按钮，2）单击“Next ”按钮，弹出工程信息后单击 “Finish”按钮，3）单击“OK”按钮，资源文件添加完成3 配置一个应用程序完成设计1）打开E:01. ISE9.1KCPSM3目录下的Assembler文件夹。注意，KCPSM3.exe 汇编编译系统执行文件和ROM_form模板文件与两个 PSM例子文件必须在这个目录下。紧记汇编编译器生成的用于程序内存的VHDL/Verilog文件会在这个目录下2）用文件编辑器打开int_test.psm文件，浏览一下代码，此档就是设计者编写和输入的源文件。3）在开始菜单中的所有程序的附件上单击“命令提示符” ，使用cd命令指向汇编编译器的目录下，输入“kcpsm3int_test.psm”命令，如图 2所示。图2 操作DOS命令示意图4）执行完命令后，会看到在Assembler 下生成了一些文件，其中包括 VHDL (int_test.vhd)和Verilog (int_test.v) 。5）在ISE Project Navigator，单击“Project”“Add Copy ofSource”，指向E:01.ISE9.1KCPSM3Assembler目录下的int_test.vhd或者int_test.v文件。单击“打开”按钮。单击“OK”按钮后，将int_test.vhd或者int_test.v文件添加到工程里，则解决了出现红色问号的问题。4 设计的仿真1）在ISE Project Navigator中单击“Project ”“AddCopy of Source”，指向E:01. ISE9.1KCPSM3vhdl (或者Verilog)目录，选择test_bench.vhd ( 或者testbench.v)文件，单击“打开”按钮。2）选择“Simulation Only”，单击“OK”按钮，则将测试范本（Testbench）test_bench.vhd/.v文件添加到工程里。3）单击Sourcese窗口中的“testbench” ，则在Processes窗口中显示“Xilinx ISE Simulator” 工具栏，扩展开后，右键单击“Simulator Behavioral Model”，选择“Properties”，对“Simulation Run Time”输入10 000ns，单击“OK”按钮，如4）双击Processes 窗口中的 “Simulate BehavioralModel”对设计进行仿真，将在右方窗口弹出仿真结果的波形，如图3所示。图3 仿真机结果示意图5 设计的实现1）在工程的Sources 窗口“Sources for”选择“Synthesis/Implementation” ，并单击工程的顶层文件kcpsm3_int_test.vhd/v。2）在工程的资源操作窗（Processes） ，双击“Implement Design” 。3）当实现设计（Implement Design）运行的过程中，展开实现（Implement Design）的步骤，会看到实现过程中，首先是进行综合（Synthesis） ，然后才依次完成实现的步骤。当完成相关操作后，在每个操作步骤前会显示一个小图标，表示该步骤的完成情况。对于本设计，在一些操作步骤前显示的是叹号，这些警告是可以忽略的。对号（）表示该操作步骤成功完成；叹号（！）表示该操作步骤虽完成但有警告信息；叉号（×）表示该操作步骤因错误而未完成。4）当完成这些操作步骤后，生成相应的操作报告供查看。实现操作完成后，再看design utilization的Design Summary窗口。五思考题1 查阅资料，了解 ISE 的特点和功能。答：1.优良的集成环境Xilinx ISE 是一个集成环境,可以完成整个 FPGA/CPLD 开发过程。2.简洁流畅的界面风格Xilinx ISE 界面风格简洁流畅,易学易用。3.丰富的在线帮助信息Xilinx ISE 有丰富的在线帮助信息,结合 Xilinx 的技术支持网站,一般设计过程中可能遇到的问题都能得到很好的解决。4.强大的设计辅助功能ISE 秉承了 Xilinx 设计软件的强大辅助功能。教师签字_实验课程名称：_FPGA 原理及应用_ 实 验 项 目 名 称 Architecture Wizard与PACE实验 实 验 成绩实 验 者 覃朝光 专业班级 通信 1103 班 组 别 2同 组 者 实验日期 2014 年 6 月 13日1、实验目的（1）熟悉并使用 Architecture Wizard。（2）掌握如何例化 DCM 模块单元。（3）熟悉并使用 PACE。二、实验仪器Pc 机一台3、实验内容（1）使用 Architecture Wizard 生成 DCM 模块单元。（2）将例化 DCM 模块单元添加到工程。（3）使用 PACE 进行引脚位置锁定。四、实验步骤1 使用 Architecture Wizard 生成 DCM 模块单元1）选择“Start”“Programs”“Xilinx ISE9.1i”“Project Navigator”，进入ISE 的 Project Navigator 环境。2）选择“File”“Open Project ”，并指向如下目录，选择“arwz_pace.ise”打开工程。Verilog 使用者:E:01.ISE9.1xupv2prolabsveriloglab2arwz_paceVHDL 使用者:E:01.ISE9.1xupv2prolabsvhdllab2arwz_pace3）双击 Processes 窗口中 “Creat New Source”，弹出新资源向导窗口，选择“IP(CoreGen & ArchitectureWizard)”，输入 my_dcm。4）单击“Next ”按钮，弹出 Select IP 窗口，展开 FPGAFeatures and Design 和Clocking 目录，选择“SingleDCM v9.1” 。5）单击“Next ”按钮，显示新建资源信息。单击“Finish ”按钮，则弹出 Xilinx Clocking WizardGeneral Setup 窗口，选中 CLK0, CLKFX 和 LOCKED，不选中RST，输入时钟频率为 100MHz。6） 单击“Next ”按钮，弹出 Xilinx Clocking WizardClockBuffers 窗口，保持默认选项。7） 单击“Next ”按钮，弹出 Xilinx Clocking WizardClocking Frequency Synthesizer 窗口，输入 50MHz 输出频率。8）单击“Next ”按钮，显示新建资源信息。单击“Finish ”按钮，则在工程的Sources 窗口看到 my_dcm.xaw 作为资源添加到工程中，但没有作为一个模块加入顶层设计文件中，则需要下一步的例化过程。2 DCM 组件的例化1） 选中 my_dcm.xaw 文件，则在工程的 Proc