自-第二届全国研究生集成电路电子设计竞赛试题

第二届笔试题1(4分）请简要说明CF,EIF,GDS的意义及用途。（4分）在亚微米设计中,互连线的影响是十分重要的，互连线会给晶体管增加负载,是由于_、_、_、_造成。从而导致信号_、功率_、电压_、时间_。.（分)在亚微米设计中,电子迁移是由电源线和信号线上过高的电流密度造成的。它使连线变细,最终断开,引起器件失效。（4分)对付寄生参数，经常采用的方法有:使用导电性能好的高层金属来代替1；使用低_介电常数的材料来减小电容；降低_以减少晶格散射和电子空穴的离散活动;规划_层数。5（4分)DP的中文意思是_。它的高速数值处理使实时模拟信号用_技术处理成为可能。在滤波器的设计中，通常只要调整P的_件，就会使其输出满足不同的模拟要求，这是很吸引人的。6.(4分)在各种不同的电子应用领域中,把微处理器,或微控制器作为核心的应用，称为_系统。7.(4分)下述片段程序是用什么语言写成的，它大致描述的是什么电路?entity CNERS is prt（CK:in T； T:t BI_VECTO(2 ownto 0);edUNTER；.(5分)在版图设计中,如果用户要求一些例如圆、环、椭圆或一些弯头（两端尺寸不等)等曲线组成的图案。我们可以选某些工具在计算机显示器上显示出来。若要将此图送去制版时，必须转为图形发生器能够接纳的格式，为使这些图形尽可能保持原有形状,需要较多插值，这在设计中如何操作？.（分）数据库对设计十分重要，请简要说明什么是参量库,使用参量库的优点在何处？1(5分）版图设计，工艺非常重要，请简要说明与工艺密切相关、设计人员必须了解的一些工艺参数。11（5分）请简要说明下述CMO电路的基本原理。假定P管和N管的阈值电压分别为及2伏。VSS伏G10,2=5V,VouVnG1=，2=V,VoutVi12(4分）请用一两句话说明R、ER、LV、exrat的意义及用途。3.(7分)请指出下述版图(单位为微米)中,管子的W及L。人们常说0.5、0.8微米工艺等,从这张图上看,它是多少微米工艺？答:=_;L_;是_微米工艺。1（4分）随着集成电路集成度的提高，测试越来越显得重要;可测试性设计也成为设计工作中的一项重要组成；在设计过程中，应该在设计的_期阶段,就开始注意可测性设计问题。对数字电路来说,常用的方法有_和_。对于CMO电路来说,经常采用_测试,来检查集成电路的故障。15(分)当且仅当下列条件满足时，逻辑电路的故障可检测：_；_。16（分)（,，中任选一题）. 求图电路所有各点上固定故障(Sck-at)故障的完全测试集。. 求图电路中故障点的s-a-的测试码。 求图电路中，多故障A a-l, sa1的测试码。7.（1分）从手册上复印了HCS14M的真值表和功能图，请说明它是什么样功能的电路?请比较其真值表和功能图,符合吗？若有不符合处,请指出。（图见附页)。1.(15分）用主从触发器(图1)构成四级(R1,2，和R4)流水线（图）。每级之间从左到右用组合逻辑构成。四个主触发器用时钟脉冲CP的正沿触发,从触发器用负沿触发,输出只在从触发器加载时候变化。三级组合逻辑为f1,和f(图2)。在输入数据到达第一个主触发器M1并在一段传输延尺以后，触发器S4（图2右端)的函数为： S4（M)+5) R主M从SInputOutputLoadMLoadS (图一)f3f2f1R2R3R2R1 触发器和组合逻辑构成的四级流水线(图二)请用VHDL语言描述:1） 时钟脉冲P，高电位为1,低电位为02） 用组合逻辑实现函数f，f2和f3 f1（M1*2) f2f1+5 f3f2f23） 四级流水线逻辑模块mdul密勒解码器设计一、题目： 设计一个密勒解码器电路二、输入信号:1 DIN:输入数据2 CLK:频率为2H的方波，占空比为53 RESET:复位信号，低有效三、输入信号说明：输入数据为串行改进密勒码,每个码元持续时间为8s,即16个CL时钟；数据流是由A、B、C三种信号组成；：前8个时钟保持“1”,接着5个时钟变为“”，最后3个时钟为“1”。B：在整个码元持续时间内都没有出现“0”,即连续16个时钟保持“1”。C:前5个时钟保持“”,后面1个时钟保持“”。改进密勒码编码规则如下:如果码元为逻辑“1”,用信号表示。如果码元为逻辑“0”,用B信号表示，但以下两种特例除外:如果出现两个以上连“0”，则从第二个“0”起用C信号表示；如果在“通信起始位”之后第一位就是“0”,则用C信号表示,以下类推;“通信起始位”,用C信号表示;“通信结束位”,用“0”及紧随其后的信号表示。“无数据”,用连续的B信号表示。输入数据信号示例如下:(S代表“通信起始位”,E代表“通信结束位”)注意:当DN为“1”时,CLK信号为连续的2MH方波；当I为“0”时，CLK信号为“0”。输入数据信号总是在CLK信号的下降沿变化。为便于理解，特将A信号图示如下:DIN:CLK： 四、输出信号:1 OU:输出数据2 DAA_E：输出数据使能信号3 T_EN:码元使能信号五、输出信号规定:DT:DUT： 1 0 0 1 0 BIT_EN： DAEN信号从“”变为“1”到变回“0”,表示收到一帧完整的数据，DOUT和BITEN只有在DA_N为“1”时才是有效的；BIT_E信号为“1”时,DOUT的值即为当前码元。上图表示解码结果为0100101。注意，“通信起始位”和“通信结束位”在输出信号中必须消去。六、设计要求 设计一个密勒解码电路,输入信号为如下4帧数据:101010、0010100、100010、101(与前面输入数据信号示例相同），正确完成解码，并使输出信号符合规定。 可不考虑错码。 请首先提供书面设计方案（评分时要考虑此方案)20年全国DA竞赛上机试题设计一加法器阵列,完成下列复数运算功能，其中R为数据的实部，1为数据的虚部。Ra(a+R）（RRd）I=(I+Ic)（I+d）Rc=(Ra+Rc)-（Rb+d)Ic=（II）-(Ib+Id）b=(Ra-Rc)+(Ib）I(Ia-I)-(R-R)Rd（Ra-R)-(Ib-d）Id(a-Ic)+(RR)功能框图如下：加法器阵列Ra,Rb,Rc,Rd 19 Ia,Ib,Ic,Id 19CP2121Ra,Rb,Rc,RdIa,IbIcId 输入信号：1 输入数实部Ra，Rb，Rc,R，虚部I，Ib,Ic，Id的数据宽度均为19位；每次向加法器阵列只能送一个操作数,包括实数(bit)、虚部(1bt);操作数据、c、b、d的顺序连续送入，在加法器列中要进行串并变换。2 CP脉冲。输出信号:输出数实部Ra，Rb，c,Rd,虚部Ia,Ib，Ic,I的数据宽度均为21位。设计要求：1 加法器要求采用快速进位链(Loo Ad）。2 在加法器阵列中加入流水线结构（Piei),每一拍完成一个加法,输入连续送数，输出连续出结果。3 逻辑要求最简化。4 要求写出完整的实验报告。