Cadence软件学习

EDA工具手册原理图分册 目录目录11原理图输入介绍82项目管理器102.1项目管理器的概念102.2项目的结构102.3创建或打开一个项目112.4原理图库的添加：122.5填写设计（Design）名称122.6增加新的Design(设计)132.7修改cds.lib文件142.8设置工具142.9项目文件153原理图设计基本操作163.1创建原理图的流程163.1.1创建原理图的流程请见下图：163.1.2创建一个层次化原理图的流程请见下图：173.2图纸版面设置183.2.1图纸统一格式设置183.3Concept编辑环境203.3.1栅格设置213.3.2原理图中的文字设置223.4添加首页和目录页223.4.1原理图目录页的格式223.4.2目录表233.5页面操作243.5.1增加、删除、插入新的原理图页243.5.2原理图多页面操作253.5.3删除某个设计、设计视图或者某页原理图253.6基本界面操作253.6.1常用的快捷键263.6.2笔画命令263.7基本命令273.7.1基本编辑命令273.7.2基本显示命令283.7.3两个不同网络名的网络连接的方法283.7.4检查连接关系293.7.5保存设计293.7.6打开设计和恢复设计293.7.7Drawing 符号303.8Design Entry HDL的模式303.9添加元件303.9.1在Design Entry HDL中添加器件303.9.2修改替换元件313.9.3定义Physical Property Options313.9.4Section元件323.9.5使用库浏览器PartBrowser调用元件333.10多窗口添加元件353.11画线363.11.1Draw方式363.11.2Route方式373.12添加信号名373.12.1电源信号命名规定：383.12.2差分信号命名规定：393.12.3局部和全局信号命名规定393.12.4逻辑低和双逻辑信号命名规定：393.12.5总线信号命名规定：393.13画总线403.14元件位号手工标注423.15加端口434属性和文本444.1Design Entry HDL属性444.1.1锁住属性444.1.2拷贝属性444.1.3添加属性454.1.4区分大小写的属性名称和属性值464.1.5指定电源管脚464.2文字操作494.2.1定义文本宏504.3定制文本515群组545.1群组定义:545.10.2 组命名545.10.3 组操作556模块设计576.1关于模块576.2模块符号创建576.3创建层次图576.3.1Top Down 方法586.3.2Bottom Up 方法586.3.3模块的操作596.4模块排序597约束管理器627.1层次设计中的电子约束638信号完整性分析特性668.1支持Xnets668.1.1创建Xnets668.1.2在约束管理器中显示Xnet668.1.3处理Xnet上的分段约束678.1.4在原理图中显示管脚对约束678.1.5在约束管理器和Design Entry HDL直接进行Xnets的交互探查678.2GUI支持模型指定的Xnets和差分对678.2.1使用模型678.2.2模型指定的用户界面688.2.3指定信号模型688.2.4设置模型库路径688.2.5通过指定模型给分立元件来创建Xnet698.2.6通过给IC指定模型来定义模型指定的差分对708.2.7恢复718.2.8将信号模型赋给原理图718.2.9给多个实体指定信号模型718.2.10刷新模型指定窗口718.2.11指定管脚模型718.2.12显示规范的路径718.2.13在原理图与模型指定窗口之间交叉探查728.2.14手工校验模型指定728.3支持将约束赋给网络728.4支持完全的拓扑提取728.5用不同的目标网络来匹配网络738.5.1指定一个网络给多个匹配的群组738.5.2多个匹配群组和Allegro Design Entry HDL748.6支持提取完整的管脚延迟748.6.1使用模型748.6.2编辑管脚延迟值758.6.3在原理图中标注管脚延迟758.7移植一个设计到15.2768.7.1retain existing Xnets and diff-pairs模式768.7.2Non_Retain Mode768.7.3使能信号完整性分析特性768.8关于Xnets的常见问题779设计的全局操作799.1展开设计799.2全局查找799.3高亮全局对象809.4在设计中Navigating网络809.5全局修改819.5.1全局修改元件、管脚和网络属性819.5.2全局删除元件、管脚和网络属性829.5.3全局替换元件829.5.4批处理操作849.6元件管理849.6.1The Part Manager Use Model849.6.2Part Manager用户界面849.6.3Working with Part Manager859.7运行Scripts（脚本）879.7.1用户输入记号879.7.2运行脚本879.7.3采样脚本889.8页管理操作889.8.1进行页操作的注意事项889.8.2进行页管理操作909.8.3显示和修改原理图页码919.8.4重新编号页939.9原理图的页拷贝-在不同的project下实现原理图拷贝9310交叉标注（Cross Reference）9610.1信号的页区位置交叉标注 （Cross Reference）的作用9610.2交叉标注需注意的几点：9610.3信号的交叉标注 （Cross Refrence）的方法9610.4层次设计中出模块信号的交叉标注9710.5出页信号的交叉标注的要求9711生成网表9811.1用于打包设计9811.1.1为打包设计指定创建Verilog网表的选项9811.1.2为打包设计创建Verilog网表9911.2为仿真生成网表9911.2.1为数字仿真生成网表9911.3生成网表用于在Synplify中合成设计10011.3.1为生成Verilog网表指定选项10011.3.2为生成VHDL网表指定选项10011.3.3生成网表10111.4为模拟和混合仿真生成网表10111.5给只读模块生成网表10112打包设计10312.1运行Package-XL10512.1.1前向模式运行Package-XL10512.1.2反向模式运行Packager-XL10712.2打包前的准备10912.2.1属性类型10912.2.2命名参考位号11012.2.3打包原理图11012.2.4使用原理图属性11012.2.5打包位号设置11312.3创建BOM（料单）报告11412.3.1创建一个基本的原理图料单11412.3.2关于结构件11612.4创建网表报告11812.5电子规则检查11813设计同步工具12013.1设计同步过程介绍12013.2设置Packager-XL12113.2.1Properties Tab12213.2.2State File Tab12313.2.3From Layout Tab12413.2.4Report Tab12513.2.5Layout Tab12613.2.6Subdesign Tab12613.3PCB编辑器Design Entry HDL属性流程12713.4处理设计差异12813.4.1运行Design Differences12813.4.2Design Differences用户界面13013.4.3使用Design Differences13113.5使用Design Association13513.5.1Design Association功能13513.5.2理解Markers和Actions13513.5.3启动和退出Design Association13613.5.4Design Association用户界面13613.5.5使用Design Association13714进入PCB设计14015原理图打印14115.1Windows打印14115.1.1设置窗口打印选项14115.1.2预览设计14215.1.3打印14215.2层次图打印14315.2.1在Hierarchy, Expanded, and Occurrence Edit 模式的层次打印14315.2.2改变打印顺序14415.2.3打印层次设计14416原理图归档14617设计技术14717.1结构的设计14717.2层次设计14917.2.1pinnames命令15017.2.2定义低有效管脚15017.2.3层次设计的好处15117.3几种设计方法的比较15117.4设计重用方法15117.4.1设计重用流程15117.4.2具体操作步骤15218设计派生编辑器15718.1介绍派生编辑器解决方案15818.1.1使用派生编辑器的派生设计15818.1.2派生编辑器特征15918.2派生编辑器的启动和界面15918.2.1启动派生编辑器16018.2.2用户界面16118.3创建派生数据库16218.3.1识别可能的派生16218.3.2指定可交换的值16318.3.3定义可交换的群组Alternate Groups16418.3.4创建功能Functions16518.3.5锁住元件和群组16518.3.6高亮原理图中的元件16518.3.7创建和管理派生16618.3.8全局搜索16618.3.9同步派生数据和原理图16818.3.10使用兼容的JEDEC_TYPEs1681