半导体存储器

第二节 半导体存储器 工艺 双极型 速度很快、 功耗大、 容量小 电路结构 耗小、 容量大 工作方式 静态 态 储信息原理 静态存储器 态存储器 双极型、静态 依靠双稳态电路内部交叉反馈的机制存储信息。 （动态 依靠电容存储电荷的原理存储信息。 功耗较大 ,速度快 ,作 功耗较小 ,容量大 ,速度较快 ,作主存。 （静态 态 （ 1）组成 发器 1 2 6 制门管 Z Z：字线， 选择存储单元 位线， 完成读 /写操作 W W W、 W： （ 2）定义 “0”： “1”： （ 3）工作 ： 加高电平， 高、低电平，写 1/0。 （ 4）保持 只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变， 称 静态 。 3 4 5 W W 导通，选中该单元。 写入： 在 W、 读出： 根据 W、 电流，读 1/0。 Z： 加低电平， 单元未选中，保持原状态。 例 114（ 1K× 4位） （ 1）外特性 静态单元是非破坏性读出，读出后不需重写。 地址端： （ 2）内部寻址逻辑 2114（ 1K× 4） 1 9 10 18 5 3 1 S 7 9 1 3 9 ） 数据端： /出） 控制端： 片选 0 选中芯片 = 1 未选中芯片 写使能 0 写 = 1 读 电源、地 寻址空间 1K，存储矩阵分为 4个位平面，每面 1K× 1位。 面矩阵排成 64行 × 16列。 行译码 6位行地址 译码 15 /写线路 W W W 两级译码 一级： 地址译码， 选择字线、位线。 二级： 一根字线和 一组位线交叉， 选择一位单元。 4位列地址 64× 16 64× 16 64× 16 64× 16 1K 1K 1K 1K 态 （ 1）组成 忆管 极电容 制门管 Z：字线 位线 W、 W： （ 2）定义 “0”： “1”： 2 4 Z W W 2 （ （ （ 3）工作 Z： 加高电平， 中该单元。 （ 1）组成 （ 4）保持 2 4 Z W W 2 写入： 在 W、 高、低电平，写 1/0。 读出： W、 再根据 W、 高电平，断开充电回路， 读 1/0。 Z： 加低电平， 单元未选中，保持原状态。 需定期向电容补充电荷（动态刷新）， 称 动态 。 四管单元是非破坏性读出，读出过程即实现刷新。 C：记忆单元 C W Z T T：控制门管 Z：字线 W：位线 （ 2）定义 （ 4）保持 写入： 在 低电平，写 1/0。 读出： 根据 1/0。 断开充电回路。 Z： 加低电平， 单元未选中，保持原状态。 单管单元是破坏性读出，读出后需重写。 “0”： 平 ） C W Z T 外特性： “1”： 平 ） （ 3）工作 例 164（ 64K× 1位） 地址端： 2164（ 64K× 1） 1 8 9 16 o 4 7 ） 数据端： ） 控制端： 片选 写使能 0 写 = 1 读 电源、地 空闲 /刷新 E 0 1 时复用，提供 16位地址。 ） 行地址选通 地址选通 =0时 高 8位地址 ： =0时 低 8位地址 1脚未用，或在新型号中用于片内自动刷新。 导体存储器逻辑设计 需解决： 芯片的选用、 例 1. 用 2114（ 1K× 4） K× 8的存储器。地址总线 ） ,双向数据总线 ） ,读 /写信号线 R/W。 给出芯片地址分配与片选逻辑 ,并画出 动态 （ 1）先扩展位数，再扩展单元数。 主存的组织 涉及： 主存的校验。 地址分配与片选逻辑、 信号线的连接。 2片 1K× 4 1K× 8 4组 1K× 8 4K× 8 8片 存储器寻址逻辑 （ 2）先扩展单元数，再扩展位数。 4片 1K× 4 4K× 4 2组 4K× 4 4K× 8 8片 芯片内的寻址系统 (二级译码 ) 芯片外的 地址分配 与 片选逻辑 为芯片分配哪几位地址，以便寻找片内的存储单元 由哪几位地址形成芯片选择逻辑，以便寻找芯片 存储空间分配： 46位地址空间（ 64占据 任意连续区间。 64K× 4 1K× 4 1K× 4 1K× 4 1K× 4 1K× 4 1K× 4 1K× 4 需 12位地址寻址： 415 11 0 0 0 任意值 0 0 1 1 0 1 1 1 1 0 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 1 1 1 片选 芯片地址 低位地址分配给芯片，高位地址形成片选逻辑。 芯片 芯片地址 片选信号 片选逻辑 1K 1K 1K 1K 9 9 9 11111111（ 1）扩展位数 4 1K× 4 1K× 4 4 10 1K× 4 1K× 4 4 10 1K× 4 1K× 4 4 10 4 1K× 4 1K× 4 4 10 4 4 0 4 0 4 4 R/W 11 11 11 2）扩展单元数 （ 3）连接控制线 （ 4）形成片选逻辑电路 某半导体存储器，按字节编址。其中，0000H 07用 2）； 0800H 13用2和 1）。地址总线 0（低）。给出地址分配和片选逻辑。 例 2. 2 3 存储空间分配： 先安排大容量芯片（放地址低端），再安排小容量芯片。 便于拟定片选逻辑。 共 3片 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 低位地址分配给芯片，高位地址形成片选逻辑。 芯片 芯片地址 片选信号 片选逻辑 2K 2K 1K 10 9 1212123位地址寻址： 12 4K 2K 2K 10 设计一半导体存储器，其中 用 4K× 4位 /片）； 用 片（ 2和 1K× 4位 /片）。地址总线 低），双向数据总线 ），读 /写线 R/W，地址有效信号 业： 芯片信号线的连接 及片选逻辑电路， 注意： ），不使用 R/W； 片选低电平有效）。 (=1,片选有效； =0,片选无效 )。 态存储器的刷新 定期向电容补充电荷 刷新 动态存储器依靠电容电荷存储信息。平时无电源 供电，时间一长电容电荷会泄放，需定期向电容 补充电荷，以保持信息不变。 注意 刷新 与 重写 的区别。 破坏性读出 后重写，以恢复原来的信息。 在此期间，必须对所有动态单元刷新一遍。 各动态芯片可同时刷新，片内按行刷新 非破坏性读出 的动态 M，需补充电荷以保持原来的信息。 2（按行读）。 刷新一行所用的时间 刷新周期 （存取周期） 刷新一块芯片所需的 刷新周期数 由芯片矩阵的 行数 决定。 对主存的访问 由 地址，随机访问。 2 死区 用在实时要求不高的场合。 动态芯片刷新： 由刷新地址计数器提供行地址，定时刷新。 （ 1）集中刷新 R/W 刷新 R/W 刷新 20 2）分散刷新 各刷新周期分散安排在存取周期中。 R/W 刷新 R/W 刷新 100在低速系统中。 2 3）异步刷新 例 . 各刷新周期分散安排在 2 用在大多数计算机中。 每隔一段时间刷新一行。 128行 秒 每隔 新一行； 2毫秒内刷新完所有行。 R/W 刷新 R/W 刷新 R/W R/W R/W 秒 秒 秒 刷新请求 刷新请求 （ （